台积电在美亚利桑那州的首座先进封装厂AP1计划于明年下半年动工，并与正在建设的2nm级晶圆厂P3同步投产。该厂将专注于具有高增长潜力的3D集成技术SoIC和广泛应用于AI GPU的2.5D集成技术CoWoS。随着算力需求的提升，芯片面积增大，SoC拆分为多个芯粒成为趋势，SoIC在其中扮演关键的“缝合”角色，将支持英伟达Rubin GPU、AMD EPYC处理器及苹果M系列芯片等。在CoWoS封装方面，台积电将自身专注于高技术含量的CoW部分，而WoS则主要委托合作伙伴Amkor负责，以提高效率。

🌟 台积电美国先进封装厂AP1计划于明年下半年动工，并与2nm级晶圆厂P3同步投产，专注于SoIC和CoWoS等先进封装技术。

🚀 SoIC技术在应对算力提升导致芯片面积增大、SoC拆分为多个芯粒的趋势中至关重要，它能有效地“缝合”不同的芯粒，支持英伟达、AMD和苹果等公司的下一代产品。

💡 台积电在CoWoS封装技术上采取分工策略，自己掌握高利润的CoW（Chip-on-Wafer）环节，并将技术门槛较低的WoS（Wafer-on-Substrate）环节委托给合作伙伴Amkor，以优化产能利用效率。

🌐 CoWoS的面板级演进变体CoPoS（Chip-on-Panel-on-Wafer）技术，预计将在台湾地区成熟后再考虑引入美国工厂，显示出技术部署的审慎性。

IT之家 7 月 28 日消息，台媒《工商时报》今日报道称，台积电美国先进半导体制造部门 TSMC Arizona 的首座先进封装厂 AP1 有望明年下半年动工，在投产日期上对齐正在积极建设的 2nm 级晶圆厂 P3。

据悉 AP1 将与 P3 连接，聚焦未来增长潜力巨大的 3D 集成技术 SoIC 以及目前正被 AI GPU 等广泛应用的 2.5D 集成技术 CoWoS。

随着对算力需求的提升，先进半导体的芯片面积正不可避免增大，而在单一光罩尺寸极限都无法满足时，SoC 拆分为多个芯粒成为必然。如对英伟达下代的 Rubin 而言，一个完整的芯片包含 2 个 GPU Die 和 1 个 I/O Die，分别基于 N3P 和 N5B 工艺，SoIC 可在其中起到穿针引线“缝合”SoC 各部分的重任。

据悉除英伟达 Rubin GPU 外，AMD 的 "Zen 6" EPYC 霄龙处理器 "Venice" 和苹果未来的 M 系列芯片等也都会采用 SoIC，这意味着台积电在美先进晶圆厂也将产生相应需求。

在 CoWoS 先进封装工艺方面，台积电已将其拆分为技术含量高、利润丰厚的 CoW 和技术难度低、利润较少的 WoS 两部分。该企业传统上仅将部分后段 WoS 外包给专业 OSAT 厂商，保持对关键前段 CoW 工序的控制。

而在 TSMC Arizona 的 CoWoS 先进封装产能构建上，台积电自身将专注于 CoW 部分，WoS 则主要交由合作伙伴 Amkor 在皮奥里亚建设的工厂负责，提升场地利用效率。

至于 CoWoS 的面板级演进变体 CoPoS，这家台媒给出了不同于此前另一媒体的看法，认为这项新兴技术在中国台湾地区实现技术成熟后才有可能进驻美国厂。