在北美技术论坛上，台积电首次披露了其2nm工艺(N2)的缺陷率情况，显示出比以往7nm、5nm、3nm等工艺更优异的表现。N2工艺采用了GAAFET全环绕晶体管技术，预计年底实现大规模量产。试产近两个月以来，N2的缺陷率与N5/N4相当，甚至略低，显著优于N7/N6、N3/N3P。台积电强调，芯片制造数量和产能规模对缺陷率的降低至关重要，N2由于已流片芯片数量更多，为其快速降低缺陷率提供了有利条件。

💡 台积电N2工艺首次公开缺陷率数据，表现优于7nm、5nm、3nm等历代工艺。

🚀 N2工艺采用GAAFET全环绕晶体管技术，预计在年底实现大规模量产。

📈 N2试产近2个月的缺陷率与N5/N4工艺相当，且显著优于N7/N6、N3/N3P。

🏭 芯片制造数量和产能规模对缺陷率降低至关重要，N2已流片芯片数量更多，有助于快速改进。

在近日举办的北美技术论坛上，台积电首次公开了N2 2nm工艺的缺陷率(D0)情况，比此前的7nm、5nm、3nm等历代工艺都好的多。台积电没有给出具体数据，只是比较了几个工艺缺陷率随时间变化的趋势。

台积电N2首次引入了GAAFET全环绕晶体管，目前距离大规模量产还有2个季度，也就是要等到年底。

N2试产近2个月来，缺陷率和同期的N5/N4差不多，还稍微低一点，同时显著优于N7/N6、N3/N3P。

从试产到量产半年的时间周期内，N7/N6的综合缺陷率是最高的，N3/N3P从量产开始就低得多了，N5/N4情况更好，从试产开始就明显更低。

N2如果能延续N5/N4的趋势，前景无疑是非常光明的。

台积电还指出，一种工艺的缺陷率能否快速降低，除了取决于本身的设计和技术，也要看制造芯片数量、产能规模，越多越大就越容易发现缺陷并改进。

台积电N2已流片的芯片数量就明显更多，也是其能够快速降低缺陷率的关键原因。