DeepTech深科技 2025-04-03 16:22 北京
4 月 2 日，二维半导体芯片迎来里程碑式进展。
4 月 2 日，二维半导体芯片迎来里程碑式进展。复旦大学周鹏教授团队联合包文中研究员，造出全球首款基于二维半导体材料的 32 位 RISC-V 架构微处理器“无极（WUJI）”（下称“无极芯片”），首次实现 5900 个晶体管的集成度，在国际上实现了二维逻辑芯片最大规模验证纪录。这是由复旦团队完成、具有自主知识产权的国产新技术，既突破了二维半导体电子学工程化瓶颈，也让中国在新一代芯片材料研制中占据先发优势，为推动电子与计算技术进入新纪元提供有力支撑。
（来源：复旦大学）
与此同时，本项研究中的反相器良率高达 99.77%，具备单级高增益和关态超低漏电等优异性能，实现了工程性的突破。研究中，他们累计制备 900 个反向器阵列，每个阵列包含 30×30 个反向器。经过严格测试，发现其中 898 个反向器的逻辑功能完好无损，翻转电压和争议值都十分理想，领先于同类研究。
（来源：复旦大学）
研究中，他们使用一个功能齐全的“无极”芯片来实现完整的算术运算，并展示了加法计算“1946+25=1971”和“1971+53=2024”的执行波形。
两个数字年份 1946 年和 1971 年分别代表了第一台通用可编程电子数字计算机 ENIAC 和第一台商用硅微处理器英特尔 4004 的诞生年份。研究团队表示，在 1kHz 的频率下，“无极”芯片执行这些算术运算的功耗为 0.43mW。
（来源：Nature）
自动化测试设备测试结果显示：在 1kHz 时钟频率下，千门级芯片可以串行实现 37 种 32 位 RISC-V 指令，满足 32 位 RISC-V 整型指令集（RV32I）要求（注：RISC-V，是一种开源简化指令集计算架构）。集成工艺优化程度和规模化电路的验证结果显示，相关性能均能达到国际同期最优水平。这说明，“无极”芯片不仅可以进行简单的逻辑运算，还能执行复杂的指令集。在实时信号处理上，“无极”芯片有望用于物联网、边缘算力、AI 推理等前沿计算场景。
在该团队开发的二维半导体集成工艺中，70% 左右的工序可以直接沿用现有硅基产线成熟技术。针对其所打造的二维特色工艺，课题组已经获得 20 余项工艺发明专利，具备一定的产业化优势。
（来源：复旦大学）
用 AI 提高晶圆级二维集成电路制造产量
“无极”芯片由 4 英寸基板上的二硫化钼场效应晶体管（FET，field-effect transistors）以超大规模集成电路兼容的方式制造而成。
它采用顶栅场效应晶体管结构，该结构是为了能与现有互补金属氧化物半导体（CMOS，Complementary Metal - Oxide - Semiconductor）技术实现有效集成而开发的。
图 | 完整晶圆的照片以及单个“无极”芯片芯片的光学显微镜图像（来源：Nature）
如前所述，这是迄今为止利用二维半导体构建的最大的电子电路之一，它包含 5900 个二硫化钼场效应晶体管，以及位于触发器之间、由 17 级级联逻辑元件构成的最大逻辑路径，这些逻辑元件需要在单个时钟周期内进行顺序评估。该系统由 4V 的电源电压（Vdd，Voltage Drain - Drain）供电，并受外部时钟信号调控。电路配置为独立运行，无需任何外部偏置或控制信号。
“无极”芯片具有四层结构：源极和漏极层以及包含底层工作晶体管的栅极层，是在前道工序（FEOL，Front - End Of Line）工艺中形成的，后道工序（BEOL，Back - End Of Line）工艺则能形成逻辑连接层以及模块连接层。
逻辑连接层通过连接晶体管形成了基本逻辑单元。模块连接层将基本逻辑单元连接起来，形成一个功能齐全的芯片。
（来源：Nature）
下图展示了一张裸露的二硫化钼沟道在沉积顶栅堆叠层之前的扫描电子显微镜放大图像，以及通过透射电子显微镜得到的精细晶格排列的原子分辨率图像。
（来源：Nature）
在“无极”芯片中，底层的二硫化钼场效应晶体管构建在绝缘的蓝宝石基板上，从而能将它们在电子上完全隔离。
这类似于绝缘体上硅（SOI，silicon-on-insulator）技术，可以减少晶体管间的电容和电流泄漏。
此外，二硫化钼通道只有三个原子厚，并且平面中没有悬空键，这使其更有利于平面晶体管结构中的静电控制。
为了实现复杂的二硫化钼超大规模集成电路，必须对关键步骤制定有效的工艺策略，例如形成欧姆接触、沉积高质量栅极电介质和实施有效的掺杂策略。
还需要注意的是，这些集成中的关键工艺步骤是紧密耦合的，因为只有原子层厚度的通道对于任何工艺处理都极为敏感。
此前研究已经证实，采用晶圆级加工技术来制备离散场效应晶体管阵列，可以实现较高的良率。
然而，将多个功能单元集成到单个芯片上，形成超大规模集成电路要复杂得多。
例如，对于作为基本逻辑单元的反相器电路的参考开关阈值电压（VM）而言，精确控制负载晶体管和驱动晶体管的阈值电压（VTH）是必要的。
“无极”芯片基于二硫化钼 n 型金属氧化物半导体架构。在晶圆层面，精确控制阈值电压对于实现高整体良率至关重要。
在传统半导体技术中，阈值电压通常通过离子注入来控制，但这种方法并不适用于本次研究，因为它会对脆弱的二维晶体结构造成严重的晶格损伤。
因此，在制造“无极”芯片时，研究团队通过两种方法对阈值电压进行调制：（1）通过应用具有不同功函数的铝或金属栅极，使二硫化钼沟道处于积累状态或耗尽状态；（2）通过对高 k 介电层在二硫化钼沟道上方沉积的种子层进行优化。
这种组合策略可以有效调整二硫化钼场效应晶体管的阈值电压，以便实现逻辑连接层和栅极层的电路级匹配和优化。
这些晶圆级制造流程，再加上二维半导体的复杂特性，不可避免地对器件性能产生诸多影响，这会给优化工艺流程带来了重大挑战。
为了应对这些挑战并确保二维超大规模集成电路能够实现整体产量充足，研究团队采用了一种与机器学习方法相结合的系统化协同优化策略，该策略使其能够分解并独立分析每个工艺步骤对于器件性能指标的具体贡献，从而提高了晶圆级二维集成电路制造的产量。
为了评估这一方法的效能，研究团队准备了三批二硫化钼晶片，每批晶片包含 7000 个晶体管，并从其中随机选择 800 个晶体管进行测试。
结果显示：晶体管的总体良率达到了 99.92%，借此证明了大规模数字集成电路制造的可行性。
对于逻辑连接层至模块连接层的后端工艺，氧化隔离层（亦被称为层间电介质）也会影响阈值电压和参考开关阈值电压。
出于这一原因，研究团队还对层间电介质的沉积进行了细致优化。在形成层间电介质之后，反相器参考开关阈值电压的偏移未超过 Vdd 的 4.4%。
在所有后端连接完成后，反相器 VM 的偏移未超过 Vdd 的 6.2%。对于二维半导体的超大规模集成电路而言，后端工艺的这种稳定性已经非常理想。
“无极”芯片，采用晶体管级匹配
“无极”芯片架构的基本逻辑单元是增强型反相器和耗尽型反相器，它适用于 n 型二硫化钼晶体管。
如上所述，反相器的负载晶体管使用铝金属作为其顶栅电极，而驱动晶体管则使用金。
下图展示了 50 个带有金顶栅的二硫化钼晶体管和另一批 50 个带有铝顶栅的晶体管的转移曲线。
（来源：Nature）
由于金和铝的功函数并不相同，因此这两批晶体管的阈值电压存在显著差异。
凭借独特的阈值电压，使得增强型反相器与耗尽型反相器能够有效工作。在室温和环境条件下，当工作电压为 4V 时增益高达 760。
在制造集成电路时，反相器的均匀性是一个关键因素。
为了确定“无极”芯片 6 毫米×6 毫米区域内的反相器良率，研究团队制作了一个由 900 个反相器组成的 30×30 阵列。
其发现 900 个反相器中有 898 个可以工作正常，良率为 99.77%，整体噪声容差为 0.5V。反相器的开关电压分布在 1.4 至 2.5V 的范围内，所有 898 个反相器的平均增益均超过 550。
由此可见，这些统一的、高性能的反相器能为实现先进的数字逻辑电路提供器件基础。
“无极”芯片中的逻辑单元
反相器是所有逻辑单元的基础。基于上述反相器的特点，研究团队构建了一个包含完整基本逻辑单元库的二维工艺设计套件。
传统的 CMOS 逻辑单元可以同时使用负载晶体管网络和驱动晶体管网络，而由 n 型二硫化钼晶体管构建的逻辑单元只能使用驱动晶体管网络，并且对于负载部分只能使用一个晶体管。
这不可避免会导致二硫化钼逻辑电路设计中的负载匹配问题。为了解决这一问题，研究团队针对逻辑单元的输入负载和输出负载的噪声容限进行测试和计算。
如下图所示，其在逻辑单元的输入端和输出端都添加了一个反相器，并通过修改驱动网络来测试其噪声容限。
（来源：Nature）
在此之后，他们总结了各种单级逻辑门的输入 - 输出裕度图，并针对不同逻辑单元组合针对这些裕度图的具体影响加以详细分析。
研究团队还为 25 种在 4V 电压下工作的单级逻辑门组合汇编了最小裕度值。
如下图所示，在工艺设计套件（PDK，process design kit）中，这些逻辑门被选为实际建模单元。
（来源：Nature）
然后，研究团队对“无极”芯片中最长路径的延迟进行全面检查，结果显示最大延迟为 171µs。这表明“无极”芯片能够支持高达几千赫兹的最大工作频率。
负载与驱动的相关性如下图所示，它证实这种设计方案能让单个逻辑单元驱动最多四个负载（10 pF 负载），从而能够满足逻辑单元负载组合所需的数量。
（来源：Nature）
接下来，研究团队探讨了逻辑电路的良率分布。考虑到电路设计和测量的便利性，他们使用了多位移位寄存器。
每个 8 位寄存器包含 144 个晶体管，其晶圆级良率达到 71%。随着电路规模的增大良率开始下降，包含 1152 个晶体管的 64 位寄存器它的良率大约为 7%。
客观来看，这是因为该团队的实验室洁净室的等级相对较低，以及所使用的加工工具稳定性欠佳。
因此，有必要以更工业化的方式进一步优化和完善超大规模二维集成电路的制造工艺。
“无极”芯片中的核心模块
由于研究团队使用了标准单元库，因此可以使用电子设计自动化工具来设计和构建“无极”芯片的每个模块，这些模块最终将构成一个功能完整的微处理器。
每个模块的功能和实现方式略有不同，但可以概括为四个关键功能：数据操作、数据选择、状态计数和数据存储。
下图展示了与这些功能相对应的四种典型电路：受控全加器、多路复用器、计数器和 32 位寄存器。
（来源：Nature）
每个子图都展示了对应的电路结构、功能示意图以及实验测量的输出波形。
据了解，“无极”芯片包含一个用于执行操作的 1 位算术逻辑单元、一个控制状态寄存器模块、一个指令解码模块、一个立即数解码模块以及一个包含程序计数器的控制模块。
该芯片还包含一个缓冲寄存器模块、一个小型状态机以及用于接口模块。其中，缓冲寄存器模块用于存储中间结果，小型状态机用于监控指令执行状态，接口模块用于寄存器文件和存储器。
在新指令的第一个时钟周期中，控制模块将带有使能信号 pc_valid 的 32 位程序计数器发送到指令总线。然后，会在后续周期中接收指令和解码指令。数据则由算术逻辑单元进行处理。
第一个操作数 Op_a 从寄存器文件中获取，第二个操作数 Op_b 通过一个多路选择器以每个时钟周期 1 位的速度进行选择。Op_a 和 Op_b 之间的算术运算最终在 32 个时钟周期后完成。
为了实现“无极”芯片的指令，研究团队采用了串行处理架构，该架构由下图中的状态机进行描述。
（来源：Nature）
这种算术逻辑单元采用 32 位串行数据路径的架构设计，旨在通过降低静态功耗和硬件开销，来解决功耗效率和成本问题。通过上述过程，他们完成了“无极”芯片的制备。
4 月 2 日，相关论文以《基于二维半导体的 RISC-V 32 比特微处理器》（A RISC-V 32-bit microprocessor based on two-dimensional semiconductors）为题发在 Nature[1]。
复旦大学集成芯片与系统全国重点实验室、浙江绍芯实验室（绍兴复旦研究院）、微电子学院周鹏和包文中为论文通讯作者，博士生敖明睿、周秀诚为论文共同第一作者。
图 | 相关论文（来源：Nature）
值得注意的是，担任本次论文共同通讯作者的周鹏是一位“老复旦人”。他从 1996 年读本科开始便一直在复旦学习和工作。他所培养的部分学生在毕业后进入了华为、展讯、AMD 及 SMIC 等企业。担任本次论文共同通讯作者的包文中本科和博士分别毕业于南京大学和美国加州大学河滨分校，目前在任职于复旦大学微电子学院。
下一步，课题组将进一步提高芯片集成度，寻找并搭建稳定的工艺平台，为开发相关产品打下基础。
参考资料：
1.Ao, M., Zhou, X., Kong, X.et al. A RISC-V 32-bit microprocessor based on two-dimensional semiconductors. Nature (2025). https://doi.org/10.1038/s41586-025-08759-9
https://mp.weixin.qq.com/s/HlQuWQ5r3TE0MkJgfNQ8oA
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