AlphaWave Semi发布全球首个64Gbps高速UCIe D2D互联IP子系统，该系统基于台积电3nm工艺，成功流片验证。该第三代产品在24Gbps、36Gbps基础上提升，符合最新UCIe规范，提供超过20 Tbps/mm的边缘带宽密度，并具备超低延迟和功耗。此互联IP支持多种通信协议，满足AI/HPC领域对Chiplet系统高性能互联的需求。UCIe规范在构建自定义HBM内存基础裸片方面作用显著，通过UCIe连接优化了AI应用中的内存事务。该技术进步标志着UCIe规范被广泛采用，为高速、低延迟的die-to-die互联提供了强大支持。

🚀AlphaWave Semi推出全球首个64Gbps高速UCIe D2D互联IP子系统，采用台积电3nm工艺，实现流片验证，标志着芯片互联技术的重要突破。

💡该互联IP子系统符合最新UCIe规范，提供超过20 Tbps/mm的边缘带宽密度，并具有超低延迟和功耗，满足AI和HPC应用对Chiplet系统高性能互联的需求，显著提升数据传输效率。

🔗 UCIe规范在构建客户自定义HBM内存基础裸片方面发挥关键作用，通过UCIe连接可以更有效地利用主芯粒的边缘位置，从而优化AI应用中的内存事务处理，提高系统性能。

🤝UCIe联盟高度评价此项进展，认为这是规范被广泛采用的有力证明，强调了UCIe作为芯粒行业基石的重要性，为高速、低延迟的die-to-die互联提供了强大的解决方案。

IT之家 12 月 24 日消息，半导体连接 IP 企业 Alpahwave Semi 当地时间本月 20 日宣布推出全球首个 64Gbps 高速 UCIe D2D（IT之家注：Die-to-Die，裸片对裸片）互联 IP 子系统。

Alpahwave 表示其第三代 64Gbps UCIe D2D IP 子系统建立在此前 24Gbps、36Gbps 两代 UCIe 互联的基础之上，采用台积电 3nm 工艺成功流片验证，适用于标准和高级封装。

该互联 IP 子系统符合最新 UCIe 规范，可提供超过 20 Tbps/mm 的边缘带宽密度，同时具有超低延迟和功耗。其支持 AXI-4、AXI-S、CXS、CHI 和 CHI-C2C 等通信协议，能满足 AI / HPC 应用对 Chiplet（芯粒 / 小芯片）系统各组件间高性能互联日益增长的需求。

Alpahwave 特别提到 UCIe 规范在构建客户自定义 HBM 内存基础裸片（Base Die）方面的重要作用：通过 UCIe 连接可更有效利用主芯粒的边缘位置，极大地优化了 AI 应用中的内存事务。

UCIe 联盟营销工作组主席 Brian Rea 表示：

UCIe 联盟很高兴看到成员实现流片等关键里程碑，这表明 UCIe 规范的采用率越来越高。

UCIe 是芯粒行业的基石，为高速、低延迟的 die-to-die 互联提供了强大的解决方案。通过采用开放标准，我们使行业能够加速创新、缩短上市时间并提供突破性技术。