日本芯片制造商Rapidus与EDA巨头Cadence达成合作，共同开发2nm GAA BSPDN制程技术，这是Rapidus首次公开提及背面供电工艺。BSPDN技术将芯片供电结构移至背面，简化供电路径，降低干扰，从而降低功耗。英特尔、台积电和三星也已规划各自的BSPDN节点。此外，双方还将合作构建AI驱动的参考设计流程，并整合Cadence的HBM4、PCIe 7.0等IP。Rapidus与Cadence的合作旨在推动半导体创新，为客户提供更先进的解决方案。同时，Rapidus还与Synopsys达成合作，共同优化EDA和IP库。

⚡️Rapidus与Cadence合作开发2nm GAA BSPDN制程技术，首次公开提及背面供电工艺，此技术将供电结构移至芯片背面，减少干扰并降低功耗。

💡 三大先进制程企业均已规划首个BSPDN节点，英特尔预计2025年率先推出，台积电和三星分别在2026和2027年量产，表明背面供电技术是行业趋势。

🤝 除了制程合作，双方还将构建AI驱动的参考设计流程，并整合Cadence的HBM4、PCIe 7.0等IP，为客户提供更全面的技术支持。

📚 Rapidus还与Synopsys合作，旨在减少工艺和PDK变更对IP库的影响，确保技术方案的稳定性和可靠性。

IT之家 12 月 13 日消息，日本先进芯片制造商 Rapidus 当地时间 10 日宣布同 EDA 龙头、重要半导体 IP 企业 Cadence 楷登电子达成涵盖 2nm GAA BSPDN 制程在内的广泛合作。这也是 Rapidus 首次在公开渠道提及其背面供电工艺。

BSPDN 背面供电网络是先进制程领域即将问世的重大技术改进，其将芯片的供电结构从晶圆正面转移至背面，简化供电路径的同时也降低了电力路径对信号传输的干扰，最终降低平台整体电压与功耗。

除 Rapidus 外的三大先进制程企业此前均已明确了首个 BSPDN 节点的规划，其中英特尔将在 2025 年率先推出 Intel 18A、台积电的 A16 落在 2026 下半年，三星电子的 SF2Z 将于 2027 年量产。

除在 2nm GAA BSPDN 制程上的合作外，Rapidus 还将同 Cadence 一道构建适配其工艺的 AI 驱动参考设计流程，并将 Cadence 包含 HBM4、PCIe 7.0、224G SerDes 在内的 IP 组合加入到 Rapidus 可为客户提供的“菜单选项”中。

Rapidus 首席执行官小池淳义表示：

我们与 Cadence 在 2nm BSPDN 技术方面的合作使我们站在了行业的前沿，标志着半导体创新在性能和效率方面的重大飞跃。

通过结合我们的专业知识，我们很高兴能为我们的共同客户和行业制定新的技术标准并创造变革性的解决方案。

Cadence 总裁兼首席执行官 Anirudh Devgan 表示：

我们与 Rapidus 在 2nm GAA BSPDN 技术方面的广泛合作利用了 Cadence 的 AI 驱动解决方案来解决实际问题和满足客户需求。

通过将 Cadence 先进的接口和存储器 IP 技术以及参考流程同 Rapidus 的工艺技术结合在一起，我们正在为未来 AI 基础设施的构建提供支持。

IT之家注意到，除上述与 Cadence 的合作外，Rapidus 同日还宣布与 Synopsys 就 EDA 和 IP 库方面合作签署协议，双方将携手减少工艺、PDK 变更对 IP 库的影响。