台积电宣布其性能增强型N2P和N2X 2nm制程技术（2纳米级）已准备好迎接芯片设计。EDA工具和第三方IP模块已完成认证，芯片设计厂商可基于此开发芯片。N2P和N2X制程利用GAA晶体管架构和低电阻电容器，带来功耗降低或性能提升。N2P预计2026年下半年量产，N2X则提供更高FMAX电压。第三方IP供应商也已提供标准单元、SRAM编译器等模块，方便芯片设计。台积电的N2系列工艺技术，包括N2P和N2X，为数据中心CPU、GPU和ASIC等提供更强大的性能和能效。

🚀 **EDA工具和第三方IP模块已准备好:** Cadence、Synopsys等主要EDA工具以及Siemens EDA和Ansys的仿真工具均已通过N2P工艺开发套件（PDK）版本0.9认证，这意味着芯片设计厂商可以使用这些工具开发基于台积电N2P制程的芯片。

💡 **N2P/N2X制程技术优势:** N2系列工艺技术采用GAA晶体管架构和SHPMIM电容，相比前代技术，N2P可以实现5%-10%的功耗降低或性能提升，而N2X则具有更高的FMAX电压，能够为数据中心CPU、GPU和专用ASIC提供更好的性能。

⚙️ **第三方IP模块支持:** 台积电及Alphawave、ABI等供应商提供标准单元、GPIO、SRAM编译器等第三方IP模块，这些模块以预硅设计套件的形式提供，方便芯片设计厂商快速构建芯片设计。

📅 **N2P预计2026年下半年量产:** 目前N2P工艺开发套件（PDK）版本0.9已发布，并且预计将于2026年下半年开始大规模生产，这表明N2P制程技术正按计划推进。

🔄 **N2P和N2X兼容性:** N2P和N2X在IP层面兼容，这意味着打算使用N2X的公司无需重新开发为N2P设计的东西，简化了芯片设计流程。

IT之家 11 月 24 日消息，世界最大的晶圆代工厂台积电（TSMC）本周在欧洲开放创新平台（OIP）论坛上宣布，电子设计自动化（EDA）工具和第三方 IP 模块已为台积电性能增强型的 N2P 和 N2X 制程技术（2 纳米级）做好准备。这意味着各种芯片设计厂商现在可以基于台积电第二代 2nm 级生产节点开发芯片，从而利用 GAA 晶体管架构和低电阻电容器的优势。

目前，Cadence 和 Synopsys 的所有主要工具以及 Siemens EDA 和 Ansys 的仿真和电迁移工具，都已为台积电的 N2P 制造工艺做好准备。这些程序已经通过 N2P 工艺开发套件（PDK）版本 0.9 的认证，由于该工艺预计将于 2026 年下半年投入大规模生产，因此该版本 PDK 被认为足够成熟。

此外，第三方 IP，包括标准单元、GPIO、SRAM 编译器、ROM 编译器、内存接口、SerDes 和 UCIe 产品，现在可以从各种供应商以预硅设计套件的形式获得，这些供应商包括台积电本身、Alphawave、ABI、Cadence、Synopsys、M31 和 Silicon Creations。

据IT之家了解，台积电 N2 系列工艺技术相较于其前代的主要增强之处在于纳米片全栅极（GAA）晶体管和超高性能金属-绝缘体-金属（SHPMIM）电容。纳米片 GAA 晶体管的优势是可以通过调整通道宽度来定制高性能或低泄漏操作，SHPMIM 电容则可以增强电源稳定性并促进片上解耦。据台积电称，SHPMIM 电容的容量密度是其前代的两倍以上，同时还将 Rs 片状电阻（欧姆 / 平方）降低了 50%，而 Rc 通孔电阻也降低了 50%。

与第一代 N2 工艺相比，N2P 会有额外的改进：功耗降低 5%-10%（在相同频率和晶体管数量下）或性能提高 5%-10%（在相同功耗和晶体管数量下）。而 N2X 会拥有比 N2 和 N2P 更高的 FMAX 电压，能够为数据中心 CPU、GPU 和专用 ASIC 提供更好的性能。在 IP 层面，N2P 和 N2X 兼容，因此打算使用 N2X 的公司无需重新开发为 N2P 设计的任何东西。

去年，台积电在欧洲 OIP 论坛上表示，其 N2 工艺技术的生态系统正在发展，EDA 工具和一些第三方 IP 已经通过了该合同芯片制造商的认证。在今年的 OIP 活动上，台积电宣布，主要供应商的所有 EDA 程序不仅通过了初代 N2 的认证，而且也通过了其改进版本 N2P 的认证，这是一个重要的里程碑。

虽然台积电的密切合作伙伴（拥有早期 PDK 和预生产 EDA 工具的合作伙伴）已经设计了使用台积电 N2 系列工艺技术（2nm 级）制造的处理器（如苹果），但资源有限的小型芯片设计公司不得不等待台积电及其合作伙伴开发兼容的 EDA 程序和 IP 模块。现在这些用于 N2P 的工具已经以 0.9v PDK 形式提供，这表明 N2P 正按计划进行。